在先进制程设备受到外部限制后，华为开始把芯片迭代重心从“把晶体管做得更小”转向“让信号传输更快、更短、更省电”。9 月 4 日，一篇发布于 ChinaXiv 的预印本论文《华为 τ（韬）芯片本该过热烧毁？》公开，华为工程师何庭波在其中系统解释了 τ（韬）定律的底层思路，并首次披露麒麟 2026 的实测数据。论文试图回应一个关键质疑：当芯片从平面铺陈转向多层堆叠，发热是否真的会失控。
不再只追制程微缩，华为把优化重点放在信号延迟
传统摩尔定律依赖不断缩小晶体管的几何尺寸来提升集成度和性能，但华为在无法继续使用 EUV 极紫外光刻向下推进制程的情况下，提出了另一条路线：τ 缩放定律。这里的 τ 指信号在芯片内部传输的特征延迟。换言之，华为并不只追求单个晶体管尺寸的继续缩小，而是通过缩短互连距离、减少信号等待时间，来提升整颗芯片的有效效率。
这一理论的核心落地技术是“逻辑折叠”。依托 3D 混合键合工艺，华为将原本平铺在单层平面上的电路拆分为多个垂直堆叠的硅片裸片，再通过微米级垂直互连桥接各层电路。相比传统平面芯片中较长的水平走线，逻辑折叠让大量信号改为短距离垂直跳转，从而减少互连开销。
- 麒麟 2026 实现 1.5μm 键合节距，拥有 5000 万根垂直互连；
- 下一代麒麟 2027 已达成 1μm 键合节距，垂直互连数量超过 1 亿根；
- 华为预计，三年内将实现 720nm 顶层金属节距，并做到 1 亿以上垂直互连。
麒麟 2026 晶体管密度提升 55%，但功耗不升反降
麒麟 2026 是首款采用逻辑折叠的移动 SoC。实测数据显示，在单代迭代中，其晶体管密度从 1.55 亿 / 平方毫米提升至 2.38 亿 / 平方毫米，增幅为 55%。论文称，这一提升幅度相当于过去三年依靠传统工艺微缩取得的成果。
更受关注的是温度与功耗表现。行业通常认为，晶体管密度提升后，功率密度和芯片温度也会同步上升。但在同等性能条件下，麒麟 2026 相比前代平面架构的麒麟 9030 Pro，多个模块功耗明显下降：NPU 功耗下降 66%，GPU 功耗下降 58%，CPU 性能大核功耗下降 41%。也就是说，在晶体管数量增加的情况下，芯片完成同样任务时反而更冷、更省电。
论文给出的解释是：芯片能耗的大头并不完全来自晶体管本身的计算，而是来自金属走线的数据搬运。何庭波在文中将其类比为上班族通勤：真正在工位办公的能耗有限，往返路途却消耗更多能量。逻辑折叠缩短走线长度后，互连电容开销下降；走线变短还允许电路进一步降低工作电压，而动态功耗与电压平方成正比，因此带来更明显的功耗收益。
NPU 收益最明显，CPU 仍需长期工程优化
从不同模块的表现看，数据搬运越密集、并行度越高的部分，逻辑折叠带来的收益越突出。NPU 是典型案例：在保持 29 TOPS 算力不变的前提下，麒麟 2026 的 NPU 频率降低 63%，电压从 0.85V 降至 0.55V，功率密度下降 73%。
不过，这项技术并非在所有模块上都同样顺滑。论文提到，麒麟 2026 的 DSP 总功耗下降 25%，但芯片面积缩减 40%，导致单位面积功率密度反而上涨 24%。到了麒麟 2027，该问题已得到改善：功耗下降 47% 的同时，功率密度也优于平面架构芯片。论文借此强调，功率密度并不是 3D 堆叠必然带来的结果，而是可以通过设计调控的工程变量。
CPU 大核的情况则更复杂。由于其中存在大量难以并行的串行计算任务，其功耗收益相对有限，目前为 41% 的功耗下降。论文称，低并行度 CPU 核心要实现完整逻辑折叠，还需要 EDA 工具迭代和长期验证，属于系统性工程。麒麟 2026 已实现 3.1GHz 大核频率；华为给出的目标是，未来 3 至 5 年，随着键合工艺和堆叠层数升级，将 CPU 核心频率推向 5GHz 以上。
对行业而言，这是一次从“制程竞赛”转向“系统协同”的尝试
逻辑折叠并不只意味着低功耗运行。论文还提到，麒麟 2026 可在不同模式间切换：在等性能模式下更省电、更低温；若开启更高性能模式，NPU 算力可达 70 TOPS，相比前代提升 141%，GPU 帧率提升 42%。此时功率密度会升高，系统可根据使用场景在省电与性能之间进行调度。
在热设计上，华为并未把所有电路全部堆叠在一起，而是采用选择性折叠，并结合热感知布局，将高温、低温逻辑模块交错排布，避免热点上下层直接叠加。热量可由多层分摊，也能优先横向扩散，使晶体管结温维持在安全区间。
论文还引用软件工程领域的阿姆达尔定律，提出硬件侧的对应思路：芯片中串行逻辑占比有限，大部分电路可以通过牺牲单线程速度来换取大规模并行。通过软硬件协同调度，把更多任务分发给并行小核、减少大核串行负载，可以进一步释放折叠架构的优势。这也是华为所称的系统—工艺协同优化（STCO）的理论基础。
值得注意的是，论文并未将“低温”描述为 τ 定律的自然结果。何庭波表示，τ 是时间缩放定律，并不天然等于低功耗；折叠架构既可以低电压低温运行，也可以拉高频率换取性能。低温是工程师主动取舍后的选择。对华为而言，这篇论文的意义不只是公布一颗芯片的参数，而是展示其在先进制程受限条件下，试图用 3D 堆叠、互连优化和系统协同重新定义芯片迭代方式的一条新路径。
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